台积电将于明年下半年开始量产其2nm（N2）制程工艺，台积目前台积电正在尽最大努力完善该技术，良率提以降低可变性和缺陷密度，为客从而提高良率。户节

一位台积电员工最近对外透露，省数该团队已成功将N2测试芯片的亿美元良率提高了6%，为公司客户“节省了数十亿美元”。台积

这位自称 Kim 博士的良率提台积电员工没有透露该代工厂是否提高了 SRAM 测试芯片或逻辑测试芯片的良率。

需要指出的为客是，台积电在今年1月份才开始提供 2nm 技术的户节穿梭测试晶圆服务，因此其不太可能提高之前最终将以 2nm 制造的省数实际芯片原型的良率，所以应该是亿美元指目前最新的2nm技术的良率改进。

提高 SRAM 和逻辑测试芯片的台积良率确实非常重要，因为它可以为客户节省大量成本。良率提

台积电的为客 N2 将是该公司首个使用全环绕栅极 （GAA） 纳米片晶体管的制程工艺，有望大幅降低功耗、提高性能和晶体管密度。

台积电的GAA纳米片晶体管不仅比 3nm FinFET 晶体管小，而且通过提供改进的静电控制和减少泄漏而不影响性能，它们实现了更小的高密度 SRAM 位单元。

其设计增强了阈值电压调谐，确保可靠运行，并允许逻辑晶体管和 SRAM 单元进一步小型化。然而，台积电将不得不学习如何生产具有可观良率的全新晶体管。

与在 N3E 制造节点上制造的芯片相比，在相同的晶体管数量和频率下，使用 N2 制造技术制造的芯片的功耗预计会减少 25% 到 30%，在相同的晶体管数量和功率下，性能会提高 10% 到 15%，晶体管密度会增加 15%。

台积电预计将于 2025 年下半年（可能在 2025 年底）开始大规模量产其N2制程。为此，台积电应该有足够的时间来提高良率和降低缺陷密度。

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